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超前进位加法器的延迟时间公式与优化设计 总被引：3，自引：0，他引：3
从门电路标准延迟模型出发，在超前进位加法器单元电路优化的基础上，给出了超前进位加法器延迟时间公式，阐明了公式中各项的意义．推导出模块延迟时间公式、最大级联数Km(max)、最优分组方案等重要结果．并与功耗、面积约束一起，归纳出超前进位加法器的优化设计规则． 相似文献
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