基于Verilog HDL的多功能车辆总线编码器设计 |
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引用本文: | 邝艳菊,黄采伦,周华,张剑,王靖,陈特放,黄晓煌.基于Verilog HDL的多功能车辆总线编码器设计[J].铁路计算机应用,2009,18(10):8-11. |
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作者姓名: | 邝艳菊 黄采伦 周华 张剑 王靖 陈特放 黄晓煌 |
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作者单位: | 湖南科技大学,机械设备健康维护省重点实验室,湘潭,411201%中南大学,信息科学与工程学院,长沙,410075 |
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基金项目: | 863计划项目,国家自然科学基金资助项目,湖南科技大学研究生创新基金 |
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摘 要: | 讨论多功能车辆总线MVB以及目前国内外MVB网络产品的开发情况,阐述IP核的基本特征及其在SOPC设计中的重要性.在此基础上,设计MVB Encoder模块的总体方案,采用Veriiog硬件描述语言在QUARTUS Ⅱ 6.0上实现其IP核的设计,通过Modelsim SE 6.2 b仿真平台对MVB主帧进行仿真验证.仿真结果表明设计的正确性,可为MVB网络产品的开发提供一种有效的实现方法.
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关 键 词: | 多功能车辆总线 编码器 IP核 硬件描述语言 |
收稿时间: | 2009-10-15 |
Design of encoder for MVB network based on verilog HDL |
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Institution: | KUANG Yan-ju, HUANG Cai-lun, ZHOU Hua, ZHANG Jian,WANG Jing,CHEN Te-fang, HUANG Xiao-huang(1.Health Maintenance for Mechanical Equipment Key Lab of Hunan Province,Hunan University of Science and Technology, Xiangtan 411201,China;2.School of Information Science and Engineering,Central South University, Changsha 410075,China ) |
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Abstract: | |
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Keywords: | |
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