分支图在时序逻辑电路设计中的应用

首先以序列检测器为例，分析了时序逻辑电路的设计过程，指出求最简状态图是其主要困难之一，并讨论了如何定义最简状态和利用分支图求出状态图的方法，其次，讨论了使用计算机辅助设计的可能性，指出采用分支图法可以使计算机求状态图的工作量由无穷高阶降低到二阶，最后指出，分支图法也适用于其他有输入信号的时序逻辑电路的设计。     

利用MSI实现组合逻辑电路的设计方法

本文叙述了ＭＳＩ（主要是数据选择器和译码器）设计组合逻辑电路的方法，并分几种情况加以讨论。     

一种求解组合逻辑电路最小完全检测集的算法

提出了种产生组合逻辑电路最小完全检测集的算法,通过此算法可以得到组合逻辑电路中任意可测故障的测试及最小完全检测集。     

利用冗余态参与状态分配设计时序逻辑电路

在时序逻辑电路的设计中，利用电路所存原冗余来参与状态分配，更符合“A－H规则”，从而获得较简单的电路结构，并且消除了无效状态和所谓的自校正问题，是值得推广应用的一种新的状态分配技术。     

基于卡诺图的多变量逻辑函数化简

对卡诺图逻辑变量值的分布、编号规则、对称性等提出新的看法，由此可用卡诺图化简任意多个变量的逻辑函数，并介绍了基于这种方法的计算机程序流程．     

ispDesign EXPERT开发系统在数字系统设计中的应用

从ISP技术和器件出发，论述了PLD器件的出现给数字系统设计带来的全新概念，介绍了美国Lattice公司最新推出的ispDesign EXPERT开发系统及其设计方法，并采用ispLSI1016器件实现了两种数字逻辑电路．     

用于存储器容错的纠,检单向字节错误码的设计

逻辑电路设计，关键是逻辑功能的实现和可靠性，本文设计了一种纠、检单向字节错误的计算机容错存储子系统，和ＲＳ码等用于纠字节错误码相比，在纠、检单向字节错误时，具有更高的编码效率和码率，便于软、硬件实现和在片集成。     

一种CMOS静态D锁存器的版图设计

集成电路版图设计是实现集成电路制造所必不可少的设计环节,本文在正确理解MOS场效应晶体管的物理特性、工作原理以及CMOS逻辑电路结构基础之上,逐级优化实现了由传输门构成的CMOS D锁存器的逻辑电路和晶体管级电路.然后根据CMOS工艺规则,利用Tanner Tool软件进行了CMOS 2μm N阱的D锁存器的版图设计.通过LVS功能验证及延迟时间分析,表明所设计的CMOS D锁存器版图功能正确、性能好、时延小、速度快.     

卡诺图在同步时序电路中的应用

通过两个典型例子，介绍了卡诺图应用于同步时序电路的逻辑分析和逻辑设计的方法。     

用Max＋plushⅡ进行数字电路功能仿真

采用ＥＤＡ开发平台ＭＡＸ＋ｐｌｕｓⅡ进行数字电路的功能仿真,其成本低、效率高,是数字电路的功能验证和实验手段改进的较理想方法。文中通过具体实例介绍了在该平台上进行电路功能仿真的过程。