门式刚架梁柱节点的合理计算

目前普遍采用的门式刚架斜梁与柱的连接端板及高强度螺栓的计算方法有较大的安全隐患,本文通过理论计算分析,提出改进建议,以便今后可安全合理地应用《门式刚架轻型房屋钢结构技术规程》.     

葫芦岛市龙湾商务区滨海木栈道人行斜拉桥——星桥总体及关键节点设计

以一座不等跨钢桁架梁倾斜桥塔人行斜拉桥为工程背景,介绍该桥跨径布置、主梁构造、桥塔造型等方面的一些独特之处.并利用有限元程序对该桥总体及关键节点进行计算分析,对该类桥型的设计给出了一些建议.     

桁架式海洋平台桩腿管节点焊接工艺研究

管节点的焊接是自升式海洋平台桩腿制造中工作量最大的一道工序,它的制造效率和焊接质量直接影响着整个桩腿乃至整个平台的制造进度和使用寿命,文中选择低合金高强钢EQ56为桩腿桁架的材料,对管节点的焊接工艺进行研究,并结合材料特性给出合理的焊接工艺参数。     

T型接头的双轴压-压疲劳试验研究

裂纹在循环压缩载荷下的扩展已经被试验证实,但是对于压缩疲劳特别是多轴压缩由于难以观测因而无法准确描述,另外裂纹面载压缩载荷下出现裂纹闭合也增加了问题的复杂性。潜水器结构的大部分区域是处于压应力状态,横舱壁水平大梁端部结构的T型节点正好位于板壳和横舱壁交汇处,承受着复杂的双轴压-压疲劳循环载荷。该文通过对5组T型节点的双轴疲劳试验研究,得到了试件在压—压载荷下的裂纹萌生和扩展规律。和单轴压疲劳不同,双轴压—压疲劳伴随有短裂纹的合并行为、主导有效短裂纹行为和裂纹干涉效应。     

基于 Mesh 网络的航母编队通信网研究

为解决航母编队存在的高带宽、高速率的通信需求问题,在分析M esh网络特点及其结构的基础上,提出了一种Ad Hoc ＋ Mesh的航母编队通信网络组网方式。探讨了网络中节点的设计并对路由协议的选择进行了仿真验证,对M esh网络在军事领域的深入研究提供了一定的参考价值。     

基于PBL-栓钉组合剪力键的钢-UHPC组合桁式拱桥节点拉拔性能研究

为研究概念设计的1000 m钢-UHPC组合桁式拱桥新结构中拱肋-腹杆节点构造形式、UHPC强度对节点拉拔性能的影响,及新型PBL-栓钉组合剪力键应用于拱肋-腹杆节点的有效性,设计制作缩尺比为1∶5的4种采用不同剪力键形式(1对PBL剪力键+2排栓钉、2对PBL剪力键+3排栓钉、2对PBL剪力键、3排栓钉)的拱肋-腹杆...     

城市地铁与公交接驳问题分析

城市交通是一个系统工程。在规划与建设地铁与公交线路时,要系统地考虑各自网络节点的连接方便,以及这两者的有效接驳。     

基于半马尔科夫链的中小堤坝WSN节点能耗研究

无线传感器网络技术的引入,为中小型堤坝监测技术的发展提供了新思路。由于无线传感器网络节点采用电池供电,而堤坝环境中的数据监测条件比较苛刻,电源更换相对困难,无线传感器网络节点能耗的优化在延长整个无线传感器网络生命周期过程中显得尤为重要。本文介绍了无线传感器网络中节点能耗的主要分布,并提出了降低节点能量消耗的策略。借助半马尔可夫链理论建立了节点能耗的数学模型,分析了WSN节点的能耗情况,在保证正常数据通信的情况下,通过对节点状态的管理,延长节点的睡眠时间,从而达到降低整个网络能耗的目的。     

大跨度异形空间钢结构连体方案设计与分析

本工程采用一种大跨度异形钢结构连体连接两侧建筑主体框架结构以实现建筑效果,主体结构高度为35.4 m,连体跨度为81.92 m。在“投资-建设-运营”一体化理念指引下,对正交正放网架和正放四角锥网架方案进行综合对比分析,指出钢结构连体采用正交正放网架方案更为合理,建设及运营更具安全性、耐久性。在确定连体结构方案以及连体与主体结构连接方式基础上,采用有限元软件对连体结构变形、受力特点、构件应力、结构整体稳定性和关键节点进行数值分析,依据结果对关键节点进行构造设计,以保证结构设计安全、经济、合理。     

DC gain analysis of scaled CMOS op amp in Sub-100 nm technology nodes: A research based on channel length modulation effect

Metal-oxide-semiconductor field effect transistor (MOSFET) intrinsic gain degradation caused by channel length modulation (CLM) effect is examined. A simplified model based on Berkeley short-channel insulator-gate field effect transistor model version 4 (BSIM4) current expression for sub-100 nm MOSFET intrinsic gain is deduced, which only needs a few technology parameters. With this transistor intrinsic gain model, complementary metal-oxide-semiconductor (CMOS) operational amplifier (op amp) DC gain could be predicted. A two-stage folded cascode op amp is used as an example in this work. Non-minimum length device is used to improve the op amp DC gain. An improvement of 20 dB is proved when using doubled channel length design. Optimizing transistor bias condition and using advanced technology with thinner gate dielectric thickness and shallower source/drain junction depth can also increase the op amp DC gain. After these, a full op amp DC gain scaling roadmap is proposed, from 130 nm technology node to 32 nm technology node. Five scaled op amps are built and their DC gains in simulation roll down from 69.6 to 41.1 dB. Simulation shows transistors biased at higher source-drain voltage will have more impact on the op amp DC gain scaling over technology. The prediction based on our simplified gain model agrees with SPICE simulation results.