一种快速除法算法的FPGA实现

介绍了一种新的除法算法,该算法是利用Taylor公式,用两次乘法操作和一张较小的查找表实现。整个算法采用verilog语言描述,设计灵活、实现简单。仿真效果表明该算法具备较高的精度与较快的运算速度。     

基于CPLD的脉冲宽度测量装置的设计

基于CPLD的脉冲宽度测量装置是由CPLD、脉冲信号处理、按键输入、液晶显示组成。其中CPLD实现数据及逻辑信号的处理、计时、控制信号的输出,液晶显示部分实现脉冲宽度测量值的显示以及间隔时间的显示。设计的装置硬件电路简单,实用性好。     

基于FPGA的DDS设计与实现

本文简单介绍了直接数字频率合成技术(DDS),利用DDS设计出任意波形发生器,并且利用硬件描述语言Verilog HDL进行相关模块的设计,在Quartus Ⅱ开发环境上进行编译与仿真,最终下载到FPGA (Field Programmable Gate Array)进行验证.     

RS编译码的FPGA实现

RS码作为一类强大和被广泛使用的前向纠错码,被广泛应用于数字系统的信道编码方案中.介绍RS码的编码原理和时域迭代泽码算法,在此基础上用Verilog HDL设计实现出RS码编码器和译码器.     

SoC硬件综合设计中基于Verilog语言的接口程序设计

针对系统芯片SoC(System-on-Ch ip)设计中IP复用问题,提出了一种基于状态机FSM(F in iteState M ach ine)自动生成的SoC硬件接口综合设计方法,给出了基于Verilog语言的接口程序设计,通过实例仿真验证了该方法的可行性。该方法可以自动化生成接口程序,对于缩短SoC芯片设计时间,提高IP复用程度等方面提供了一种新的方法。