| SoC硬件综合设计中基于Verilog语言的接口程序设计 |
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| 引用本文： | 张辉,於跃成.SoC硬件综合设计中基于Verilog语言的接口程序设计[J].江苏科技大学学报(社会科学版),2006,20(3):73-76. |
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| 作者姓名： | 张辉 於跃成 |
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| 作者单位： | 武汉船舶职业技术学院,湖北,武汉,430050;江苏科技大学,电子信息学院,江苏,镇江,212003 |
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| 摘 要： | 针对系统芯片SoC(System-on-Ch ip)设计中IP复用问题,提出了一种基于状态机FSM(F in iteState M ach ine)自动生成的SoC硬件接口综合设计方法,给出了基于Verilog语言的接口程序设计,通过实例仿真验证了该方法的可行性。该方法可以自动化生成接口程序,对于缩短SoC芯片设计时间,提高IP复用程度等方面提供了一种新的方法。
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| 关 键 词： | 系统芯片 IP 状态机 接口综合 Verilog |
| 文章编号： | 1673-4807（2006）03-0073-04 |
| 收稿时间： | 2005-11-03 |
| 修稿时间： | 2005年11月3日 |
Interface Design Based on Verilog Language in SoC Hardware Interface Synthesis |
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| ZHANG Hui,YU Yuecheng.Interface Design Based on Verilog Language in SoC Hardware Interface Synthesis[J].Journal of Jiangsu University of Science and Technology:Natural Science Edition,2006,20(3):73-76. |
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| Authors: | ZHANG Hui YU Yuecheng |
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| Institution: | 1. Wuhan Institute of Shipbuilding Technology, Wuhan Hubei 430050, China; 2. School of Electronics and Information, Jiangsu University of Science and Technology, Zhenjiang Jiangsu 212003, China |
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| Abstract: | |
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| Keywords: | system-on-chip intellectual property finite state machine interface synthesis Verilog |
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