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| 基于CPLD的0.01s计时器设计 | |
| 引用本文： | 陈辉煌.基于CPLD的0.01s计时器设计[J].中国电动车,2007(7):132-134. |
| 作者姓名： | 陈辉煌 |
| 作者单位： | 福建湄洲湾职业技术学院 福建，莆田351254 |
| 摘 要： | 本设计提出了一种基于CPLD的0.01S计时器的设计方案。应用高速集成电路以硬件描述语言VHDL语言描述,采用Altera公司的可编程逻辑器件(CPLD)EPM7064SL84实现的现代智能计时仪表,为广大用户提供了方便。系统具有可靠性高,便于功能扩展,成本低,易普及等优点。 |
| 关 键 词： | CPLD 1/100s 计时器 VHDL |
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