| 一种CMOS异或门的版图优化设计方法 |
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| 引用本文： | 刘春娟,吴蓉.一种CMOS异或门的版图优化设计方法[J].兰州铁道学院学报,2008,27(1):107-109. |
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| 作者姓名： | 刘春娟 吴蓉 |
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| 作者单位： | 兰州交通大学电子与信息工程学院,甘肃兰州730070 |
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| 摘 要： | 通过对异或门的各种特性进行较完整的分析研究,从CMOS异或门电路级、晶体管级以及版图级的逐级设计,提出了一种异或门的版图优化设计方法.并且使用IC设计工具-Tanner Pro对异或门电路和版图进行了仿真和与优化.通过仿真试验,验证了所设计的CMOS 0.65 μm N阱工艺参数的版图在结构上得到了简化,平均延迟传递时间为tavd=0.67 ns,性能上获得了改善.
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| 关 键 词： | 异或门 版图设计 |
| 文章编号： | 1001-4373(2008)01-0107-03 |
| 修稿时间： | 2007年10月12 |
An Optimized Design Method of CMOS XOR Gate Layout |
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| LIU Chun-juan,WU Rong.An Optimized Design Method of CMOS XOR Gate Layout[J].Journal of Lanzhou Railway University,2008,27(1):107-109. |
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| Authors: | LIU Chun-juan WU Rong |
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| Abstract: | |
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| Keywords: | CMOS Tanner |
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