CMOS集成电路功耗分析及其优化方法

电子产品功耗的大小不仅限制了便携设备电池使用时间，也在一定程度上影响着设备性能。研究降低功耗的电路设计技术意义重大。CMOS集成电路功耗的物理来源主要有两种：由于CMOS管工作状态变化而引起的动态功耗和由于漏电流而产生的静态功耗。针对决定功耗大小的具体因素，从制造工艺和具体设计角度，讨论了几种降低CMOS集成电路功耗技术。     

SiC CMOS OPAMP高温模型和Hspice仿真

为研制具有高温稳定性的SiC CMOS(complementary metal-oxide-semiconductor)OPAMP(operationalamplifier),对PMOST(P-type metal-oxide-semiconductor transistor)输入标准6H-SiC CMOS两级运算放大器的高温等效电路模型进行了推导,并对电路进行了Hspice仿真.仿真结果表明,在SiC MOS器件中,因受SiC/SiO2界面导带附近高界面态密度的影响,阈值电压随温度的变化并不像Si MOS器件那样呈线性变化,其沟道有效迁移率也并不与温度的-1.5次方成正比.此外,SiC MOS器件的沟道迁移率低,导致其跨导比相同尺寸下的Si器件的低,所以其开环增益也小于相同结构和尺寸的Si OPAMP.虽然标准的OPAMP单元对Si器件来说具有温度稳定性,但对SiC基材料来说需进一步修正.     

DC gain analysis of scaled CMOS op amp in Sub-100 nm technology nodes: A research based on channel length modulation effect

Metal-oxide-semiconductor field effect transistor (MOSFET) intrinsic gain degradation caused by channel length modulation (CLM) effect is examined. A simplified model based on Berkeley short-channel insulator-gate field effect transistor model version 4 (BSIM4) current expression for sub-100 nm MOSFET intrinsic gain is deduced, which only needs a few technology parameters. With this transistor intrinsic gain model, complementary metal-oxide-semiconductor (CMOS) operational amplifier (op amp) DC gain could be predicted. A two-stage folded cascode op amp is used as an example in this work. Non-minimum length device is used to improve the op amp DC gain. An improvement of 20 dB is proved when using doubled channel length design. Optimizing transistor bias condition and using advanced technology with thinner gate dielectric thickness and shallower source/drain junction depth can also increase the op amp DC gain. After these, a full op amp DC gain scaling roadmap is proposed, from 130 nm technology node to 32 nm technology node. Five scaled op amps are built and their DC gains in simulation roll down from 69.6 to 41.1 dB. Simulation shows transistors biased at higher source-drain voltage will have more impact on the op amp DC gain scaling over technology. The prediction based on our simplified gain model agrees with SPICE simulation results.     

一种CMOS异或门的版图优化设计方法

通过对异或门的各种特性进行较完整的分析研究,从CMOS异或门电路级、晶体管级以及版图级的逐级设计,提出了一种异或门的版图优化设计方法.并且使用IC设计工具-Tanner Pro对异或门电路和版图进行了仿真和与优化.通过仿真试验,验证了所设计的CMOS 0.65 μm N阱工艺参数的版图在结构上得到了简化,平均延迟传递时间为tavd=0.67 ns,性能上获得了改善.     

具有先进保护功能的新型IGBT门极驱动器集成电路

论述了IGBT门极驱动器设计新方案,它具有先进的保护功能,如元件采用双电平开通以减小峰值电流,采用双电平关断以限制过电压,以及防止出现桥臂贯通的有源密勒箝位.此外还介绍一种包括双电平关断驱动器和有源密勒箝位功能的新电路,并对所述功能的试验及结果进行阐述,重点介绍双电平关断驱动器的中间电平对IGBT过电压的影响.     

扫描仪中四种感光器件的比较

感光器件是扫描仪中重要组成部分,决定着扫描仪的成像质量和分辨率。本文介绍了扫描仪的工作原理和基本组成,介绍了当前流行的四种感光器件的工作原理,对各自特性进行了比较。     

一种CMOS静态D锁存器的版图设计

集成电路版图设计是实现集成电路制造所必不可少的设计环节,本文在正确理解MOS场效应晶体管的物理特性、工作原理以及CMOS逻辑电路结构基础之上,逐级优化实现了由传输门构成的CMOS D锁存器的逻辑电路和晶体管级电路.然后根据CMOS工艺规则,利用Tanner Tool软件进行了CMOS 2μm N阱的D锁存器的版图设计.通过LVS功能验证及延迟时间分析,表明所设计的CMOS D锁存器版图功能正确、性能好、时延小、速度快.     

船舶柴油机主轴承同轴度的CMOS测量方法

给出一种中型以上船舶主机支承孔同轴度的CMOS测量方法。其安装测量基准线采用带单模尾纤的准直半导体激光,轴孔中心位置传感器由CMOS面阵与旋转电感量头组成。实验结果表明,该方法不仅完全可以满足船舶主机支承孔同轴度测量的精度要求,而且具有良好的经济性和灵活性。     

计算机CMOS密码破解方法浅析

CMOS是电脑主板上保存系统配置信息的一块RAM芯片,通过设置CMOS密码以保护电脑不被非法侵入是用户常用的手段,然而因忘记密码无法及时进人计算机系统而影响工作也是一件麻烦的事情,本文就此阐述了几种不同的CMOS密码的破解方法。     

微波集成六端口系统优化设计和校准方法

设计了工作于1．7～2．3GHz的新型CMOS六端口系统．根据多个功率点数据,用曲线插值的方法得到电压与功率的关系．并采用CMOS MIC技术测试反射系数．此六端口系统的各测量端口的最大功率差约为8dB;q点（q4,q5和q6）幅值均大于1,在2GHz处相位分布最佳,相位差为97°,133°和130°．元件公差为10％时,系统的性能无明显变化．与矢量网络仪相对照的实验结果表明在整个工作频段内反射系数最大相位和幅值误差分别为3°和0．7dB．